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        ttl門電路詳解,ttl門電路結(jié)構(gòu),特點(diǎn),原理詳解
        • 發(fā)布時(shí)間:2024-05-06 18:40:35
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        ttl門電路詳解,ttl門電路結(jié)構(gòu),特點(diǎn),原理詳解
        TTL門電路
        TTL是一種集成電路,通過使用雙極性晶體管組合來做到具有驅(qū)動(dòng)能力的邏輯輸出。
        TTL門電路是指使用晶體管-晶體管邏輯(Transistor-Transistor Logic)技術(shù)構(gòu)成的數(shù)字電路。
        TTL門電路由多個(gè)輸入端和一個(gè)輸出端組成。當(dāng)輸入端接收到電信號(hào)時(shí),它會(huì)根據(jù)某種邏輯運(yùn)算生成相應(yīng)的輸出信號(hào)。
        TLL門電路具有高速度和低延遲、高噪聲抑制、高輸入阻抗、無(wú)偏置電源等特點(diǎn),在數(shù)字系統(tǒng)中應(yīng)用廣泛。
        TTL門電路原理
        TTL門電路由晶體管、電阻、二極管等元件組成。其中,基極通過電阻連接到正極電源,而發(fā)射極則通過負(fù)載電阻連接到地線上。
        在TTL門電路中,當(dāng)輸入端接收到電信號(hào)時(shí),會(huì)使基極電壓發(fā)生變化,從而使晶體管進(jìn)入飽和或截止?fàn)顟B(tài)。當(dāng)晶體管處于飽和狀態(tài)時(shí),其輸出為低電平;當(dāng)晶體管處于截止?fàn)顟B(tài)時(shí),輸出為高電平。通過多個(gè)晶體管的組合,可以實(shí)現(xiàn)各種邏輯運(yùn)算。
        TTL門電路分很多種,比如說非門、與非門、或非門、與或非門以及OC輸出的與非門。雖然種類多,但是基本的工作原理都是類似的。
        TTL與非門電路結(jié)構(gòu)
        典型的TTL與非門電路結(jié)構(gòu)如圖所示。該電路由輸入級(jí)、倒相級(jí)、輸出級(jí)三部分組成。
        ttl門電路
        輸入級(jí)由多發(fā)射極三極管T1和電阻R1構(gòu)成。可以把T1的集電結(jié)看成一個(gè)二極管,而把發(fā)射結(jié)看成與前者背靠背的兩個(gè)二極管。這樣,T1的作用和二極管與門的作用完全相同。
        倒相級(jí)由三極管T2和電阻R2、R3構(gòu)成。通過T2的集電極和發(fā)射極,提供兩個(gè)相位相反的信號(hào),以滿足輸出級(jí)互補(bǔ)工作的要求。
        輸出級(jí)是由三極管T3、T4,二極管D和電阻R4構(gòu)成的“推拉式”電路。當(dāng)T3導(dǎo)通時(shí),T4和D截止;反之T3截止時(shí),T4和D導(dǎo)通。倒相級(jí)和輸出級(jí)的作用等效于邏輯非的功能。
        下文以常用的與非門電路為例對(duì)其工作原理進(jìn)行介紹。
        ttl門電路
        從圖中可以看出非門電路是由Q1輸入級(jí)、Q2中間級(jí)以及Q3、Q4輸出級(jí)組成。
        ①輸入級(jí):Q1從結(jié)構(gòu)上把它看成由二極管構(gòu)成的,兩個(gè)二極管的P結(jié)背靠背,N結(jié)分別連接輸入和Q2的基極。
        ②中間級(jí):由三極管Q2和電阻R2、R4組成。在電路的開通過程中利用Q2的放大作用,為輸出管Q3和Q4提供較大的基極電流,加速了輸出管的導(dǎo)通。所以,中間級(jí)的作用是提高輸出管的開通速度,改善電路的性能。
        ③輸出級(jí):由三極管Q3、Q4、二極管D1和電阻R3組成。從圖中可以看出,輸出級(jí)由三極管Q4實(shí)現(xiàn)邏輯非的運(yùn)算。但在輸出級(jí)電路中用三極管Q3、二極管D1和R3組成的有源負(fù)載來使輸出級(jí)具有較強(qiáng)的負(fù)載能力。其中D1可以起到三極管be反向擊穿的保護(hù)作用。
        工作原理:
        ①當(dāng)輸入端Input為邏輯低電平時(shí),電流流經(jīng)R1至Input,Q1晶體管導(dǎo)通,此時(shí)Vb(Q2)的電壓小于Vbe導(dǎo)通電壓0.7V,Q2晶體管截止。此時(shí)由于R2與R4的存在,使Q3導(dǎo)通、Q4截止,在Out上輸出高電平。由圖中輸出結(jié)構(gòu)可知,此時(shí)輸出高電平電壓將為:Vout = Vcc - Vce - VD1 ≈ Vcc - 1V
        ②當(dāng)輸入端Input為邏輯高電平時(shí),Q1晶體管截止,此時(shí)電流流經(jīng)R1和Q1的PN結(jié),流向Q2的基極,Q2晶體管導(dǎo)通。此時(shí)Q4導(dǎo)通,Q3的基極電壓約為1V,而Q3的導(dǎo)通電壓需要Vb3約為1.7V,Q3將不導(dǎo)通,則在Out上輸出低電平。由圖中輸出結(jié)構(gòu)可知,此時(shí)輸出低電平電壓將為:0.4V。
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